IP-Cores für Xilinx FPGAs mit Vitis HLS schneller entwickeln, Design-Alternativen vergleichen und Performance optimieren

Warum sollten Sie dieses Seminar besuchen?

Sie entwickeln FPGA-basierte Systeme und stehen vor der Herausforderung, komplexe Algorithmen schnell und effizient in Hardware umzusetzen? Vielleicht kennen Sie auch diese Situation: Der klassische FPGA-Entwurf mit VHDL oder Verilog kostet viel Zeit, Iterationen dauern lange und Optimierungen sind aufwendig.

Mit High-Level Synthese (HLS) gehen Sie einen deutlich produktiveren Weg. Sie beschreiben Hardware mit C/C++ und erzeugen daraus automatisch optimierte FPGA-Architekturen. Dadurch verkürzen Sie Entwicklungszeiten erheblich und können schneller verschiedene Designvarianten vergleichen.

In diesem Seminar lernen Sie, wie Sie Algorithmen mit C/C++ effizient für FPGAs entwickeln, High-Level Synthese gezielt einsetzen und IP-Cores für moderne MP SoC-Systeme erstellen. Sie arbeiten mit Vitis HLS aus der Xilinx Vitis Toolkette, analysieren Syntheseergebnisse und optimieren Ihre Hardware gezielt auf Performance, Latenz und Ressourcenverbrauch.

Das Ergebnis: Sie entwickeln FPGA-Designs schneller, strukturierter und effizienter – und steigern gleichzeitig die Qualität Ihrer Implementierungen.

Eventdatum: 07.10.26 – 08.10.26

Eventort: Ostfildern